九峰山实验室实现ALD钼工艺的新突破 我国突破8英寸原子层沉积金属钼工艺

 如果把芯片比作一座垂直生长的上亿级超级城市,那么金属互连线就是这座城市的地下管网——电流靠着它们在晶体管之间奔跑。问题在于,这座城市越建越密、线路越做越细,传统的主力管材铜(Cu)和钨(W)就开始闹脾气:线宽一旦缩进纳米尺度,电阻率不降反升,电迁移(金属原子被电子流"冲走"导致的断路风险)也跟着抬头,整座系统的功耗和发热随之恶化。业内把这叫做RC延迟(电阻×电容)拖住了芯片性能的后腿。

 正是在这个节骨眼上,金属钼(Mo)被推到了聚光灯下。钼本来就是耐高温、耐腐蚀的难熔金属,用在灯泡灯丝和高温炉里是老资格;但把它请进先进芯片互连与栅极体系,靠的是另一个关键特质——在纳米尺度下,钼的电阻率增长远比铜和钨温和,也就是说,线越细它越不容易"发胖变慢",而且它可以同时服务互连层和栅极两大场景,简化了材料体系的复杂度。

 但知道它好是一回事,能把它原子层一层一层精准铺满三维结构的每一个角落,又是另一回事。这就是原子层沉积(ALD)技术要解决的问题:它不是把钼"泼"上去,而是通过气相前驱体在表面发生自限制化学反应,每一次循环只长出约一个原子的厚度,循环次数决定最终膜厚——精度极高,对深沟槽、高深宽比的立体结构(比如3D NAND那种几十层往上摞的垂直通道)覆盖能力极强。难点恰恰在此:ALD钼的工艺窗口极窄,要让电阻率压下去、均匀性提上来、台阶覆盖率保住,还得能稳定跑在量产机上,过去一直是行业卡脖子的"根技术"难题。

 一条无氟路线,把"能沉积"推进到"能量产"

 近期公开发布的信息显示,一处位于武汉光谷片区的开放式科研与中试平台,联合国产ALD设备体系,完成了一次很有分量的跃迁:在国内首次于8英寸平台上打通了高性能金属钼的原子层沉积全套工艺,且多个关键指标摸到了量产门槛。

 这次突破最有看头的,不是简单换了个前驱体,而是把整条技术路径重新选型:

 前驱体改用无氟的 MoCl₂O₂,从源头砍掉了传统含氟方案的隐患——氟残留一旦渗进器件结构,可靠性和寿命都会埋雷。无氟路线更干净,而且这种原料蒸气压高,输送更稳定,更适合高通量连续跑片。

 反应物侧引入氢气(H₂)等离子体,把沉积温度压到约400℃这个对多种衬底更友好的窗口,避免高温把已经做好的下层结构烤伤。

 省掉传统流程里必须先铺一层氮化钼(MoN)"种子层"的步骤,直接沉积金属钼薄膜——工序少了、周期短了、额外界面少了,成本和缺陷风险也随之下降。

 测试结果里最能说明问题的几组数字:薄膜电阻率压到9 μΩ·cm以内(接近钼体材料的本征下限,而传统工艺往往在15 μΩ·cm以上);片内均匀性(1σ)约2%,片间均匀性更是低至0.334%——翻译成车间语言就是:一整片8英寸圆片上各处性能很齐整,不同批次之间漂移极小,良率才有底气;同时在深宽比超过12:1的立体结构中仍能保持良好的台阶覆盖,这意味着它有能力跟着3D NAND那种"深井式"结构往底处走而不留空洞。

 一个贴近产业感知的比喻:以前铺互连材料像用粗刷子往深沟槽里刷漆,边角容易漏、漆膜厚薄不一;ALD就像用纳米级喷枪做无数次超薄雾化涂层,每一层自限制、自饱和,最终把沟槽内壁裹得像定制内衬一样服帖——而这次的改进,是让这件"纳米衬衣"的材料更纯、工序更短、还能在国产设备上稳定量产。

 国产设备与工艺的双向咬合:不是"能用",而是"能跑起来"

 半导体装备领域有个老生常谈:实验室里做出一张漂亮薄膜不难,难的是把它移植到可重复、可扩展、可交付的机台上。这次工作的另一个分量所在,正是工艺开发与国产ALD硬件的深度联调——围绕反应腔结构、气体传输路径、脉冲时序与 purge 节奏这些"看不见的旋钮"逐一校准,让设备能力和工艺配方彼此咬合,形成闭环。

 这种咬合带来的好处有两层。对工艺端来说,国产设备的精准控制能力被充分调动,原子级沉积的一致性才算真正落地;对设备端来说,真实的高难度工艺需求反过来把机台的稳定性、均匀性、耗材利用率逼到一个更高水位——所谓"国产设备赋能工艺、工艺反哺设备",说的就是这种互相抬轿子的关系,而不是单向的"凑合用用"。

 在整个半导体供应链仍然高度分层、关键装备与核心材料长期被少数几家跨国企业把持的背景下,这条路径的意义不言自明:它证明了一件事——先进节点的关键薄膜工艺,不一定非要等到某天"别人松口"才能做,而是可以通过本土平台+本土硬件的协同攻坚,先把能力建在自己手里。

 芯片越快越怕"内耗",低电阻率薄膜的真实价值藏在每一纳秒里

 技术新闻容易被数字淹没,但普通人对它的感受其实很间接也很实在:手机更省电、笔记本不烫、数据中心同样的计算任务少烧几度电、存储盘读写更快更稳——这些体验的提升,底下都跟互连材料的RC延迟有关。

 这套ALD钼工艺如果沿着当前的指标继续成熟并导入产线,最直接的作用场景大致在三处:

 3D NAND这类需要往纵向打深孔、沿侧壁均匀导电的场景里,高台阶覆盖率能让电荷通路更完整,有利于容量与速度的进一步拉升;

 7纳米及以下逻辑芯片里,更低的金属连线电阻可以直接削减RC延迟,让信号少在"线损"上磨蹭,运算效率与功耗表现随之改善;

 DRAM等对漏电极敏感的结构里,薄膜的致密性与纯度直接关系到器件寿命和数据可靠性。

 换句话说,它不是一颗会单独拿出来卖的"明星芯片",而是一层藏在芯片肚子里的关键基建——看不见,但几乎每一笔计算都要从它上面经过。

 从更大的视角看,8英寸平台上的这次突破,更像是一块探路石:它验证了一套"材料选型—前驱体路线—等离子体辅助低温化—去种子层简化—国产机台联调—指标对标量产"的完整方法论。方法一旦跑通,后续可复制的逻辑就不限于钼这一种材料,而会溢出到更多化合物半导体与先进封装所需的特种薄膜体系上——那才是真正让整个产业生态感到兴奋的地方。

 小到一部手机的续航,大到AI算力中心用电账单,芯片世界里最硬的胜利往往不在聚光灯最亮处,而在这些沉默的、原子尺度的铺轨工程里。把每一纳米级的导电层做得更纯、更匀、更稳,并且用自主可控的装备与工艺把它变成可量产的现实——这大概就是这场"8英寸钼薄膜突围"最值得被记住的落点。